International Science and Technology Journal

Published by

Under supervision of


Open Access Journal

ISSN: 2519-9854 (Online)

ISSN: 2519-9846 (Print)

DOI: www.doi.org/10.62341/ISTJ

A peer-reviewed and open access journal concerned with publishing researches and studies in the field of applied sciences and engineering

Published by

Under supervision of

An Alternative Microprocessor Bus Structure Design on FPGA

Researcher(s):
  • Esra Abdalraof Tellisi
  • Jumanah Abdulhadi Mansur
  • Mohamed Muftah Eljhani
Institution:Department of Computer Engineering, College of Engineering, University of Tripoli
Field:علوم الحاسوب و النظم الخبيرة وتقنية المعلومات
Published in:Special volume - September 2022: LICASE-2022
الملخص
يعد تنفيذ ناقل ثلاثي (tri-state-based bus) الحالات مفيدًا لأي تطبيقات رقمية تصميماتها كبيرة مع عدد كبير من هياكل التصميم، ولكن في نفس الوقت، يمكن أن يعقّد عملية التسلسل الزمني والاختبار. لا تحتوي رقائق مصفوفة البوابة القابلة للبرمجة (FPGA) على برامج توصيل ثلاثية كافية لتركيب تصاميم رقمية كبيرة. بدلاً من ذلك، يمكن للمصممين استخدام متعدد الإختيار (multiplexer-based buses) في تصميم الأنظمة الرقمية الكبيرة. في هذه الورقة البحثية، تم تصميم وإختبارالوحدات الأساسية لنظام ناقل المعالجات الدقيقة المقترح ومحاكاتها باستخدام لغة وصف أجهزة الكيان المادي Verilog (HDL)، ونقلها إلى الشريحة الإلكترونية Cyclone IV GX FPGA. أثبتت المعالجات الدقيقة التي تحتوي على ناقل ثلاثي القوائم مقارنة بنظام ناقل مع ناقل متعدد الإرسال أنها تستهلك قدرًا أكبر من الطاقة ولديها مرونة أقل في عملية الاختبار والسرعة. حيث يمكن استخدام بنية الناقل متعدد الإرسال المقترحة في هذا البحث للأنظمة المدمجة والأجهزة الإلكترونية المحمولة التي تتطلب سرعة عالية واستهلاكًا منخفضًا للطاقة. في النظام الخاص بتصميم الرقاقة القابلة للبرمجة (SoPC) ، فإن برامج الملكية الفكرية (IP) لها ناقلات محدودة قائمة على ثلاثي القوائم، لذلك يمكن لتطبيقات التصميمات الكبيرة استخدام ناقلات قائمة على متعدد الإرسال. تستخدم تصميمات الدوائر المتكاملة الخاصة بالتطبيق (ASIC) ناقلًا داخليًا قائمًا على متعدد الإرسال لنفس السبب. بالإضافة إلى ذلك ، فإن الناقل الثلاتي لديه العديد من المشاكل أهمها التوقيت واستهلاك الطاقة.
Abstract
A tri-state-based bus implementation is useful for any large design application with a large number of design blocks, but at the same time, it can complicate synchronization and testing. Field programmable gate array (FPGA) chips do not have enough tristate drivers to mount large buses. Alternatively, designers can use bus structures based on multiplexers. In this research paper, the basic modules of the proposed microprocessor bus system are designed, implemented, and simulated using Verilog hardware description language (HDL), and implemented and routed to the FPGA. Microprocessors with a tristate-based bus compared to a bus system with a multiplexer bus have proven to consume more power, and have less timing and test process flexibility. The proposed multiplexed bus architecture can be used for embedded systems and mobile electronic devices that require high speed and low power consumption. In the intellectual property (IP) integration has limited tristate-based buses, so large design applications can use multiplexer-based buses. Application-specific integrated circuit designs use an internal multiplexer-based bus for the same reason. Also, a tristate-based bus has timing and power consumption issues due to the capacitive load of the nodes.